HBM4 표준을 숫자로 읽기: 대역폭 2TB/s는 어떻게 계산된 값인가

AI 반도체 기사에서 "HBM4는 대역폭 2TB/s"라는 문장을 자주 봅니다. 그런데 이 숫자가 어디에서 나왔는지, HBM3와 비교해 정확히 무엇이 달라졌는지는 잘 설명되지 않습니다.

HBM은 국제 반도체 표준화 기구인 JEDEC이 규격을 정합니다. 2025년 4월 16일 JEDEC은 HBM4 표준을 JESD270-4라는 이름으로 발표했습니다. 이번 글은 그 발표 자료에 적힌 규격을 기준으로 숫자가 만들어지는 과정을 따라갑니다. 특정 종목의 매수나 매도를 권하는 글이 아닙니다.

GPU가 빨라져도 메모리가 못 따라가면 소용없다

AI 모델을 학습시키거나 추론할 때 GPU는 연산만 하지 않습니다. 가중치와 중간 결과를 메모리에서 계속 읽고 씁니다. 연산 성능이 아무리 높아도 데이터를 공급하는 속도가 느리면 GPU는 기다리게 됩니다.

이 병목을 줄이기 위해 나온 것이 HBM(High Bandwidth Memory)입니다. 일반 DRAM을 기판 위에 나란히 배치하는 대신, 메모리 다이를 수직으로 쌓아 프로세서 바로 옆에 붙이고 넓은 통로로 연결합니다. 거리가 짧아지고 통로가 넓어지므로 같은 시간에 훨씬 많은 데이터를 옮길 수 있습니다.

JEDEC은 HBM4를 발표하며 생성형 AI, 고성능 컴퓨팅, 고급 그래픽카드, 서버처럼 대용량 데이터와 복잡한 연산을 다루는 용도에 필수적인 진전이라고 설명했습니다.

2TB/s는 곱셈 한 번으로 나온다

대역폭은 세 요소로 결정됩니다.

대역폭 = 인터페이스 폭(비트) × 전송 속도(Gb/s) ÷ 8

마지막에 8로 나누는 이유는 비트를 바이트로 바꾸기 위해서입니다. JEDEC이 발표한 HBM4 규격을 넣어 보겠습니다.

항목	HBM4 규격	계산
인터페이스 폭	2,048비트	—
전송 속도	최대 8 Gb/s	—
스택당 대역폭	2,048 GB/s	2,048 × 8 ÷ 8
TB 단위 환산	약 2 TB/s	2,048 ÷ 1,024

JEDEC 발표문의 "transfer speeds up to 8 Gb/s across a 2048-bit interface, HBM4 boosts total bandwidth up to 2 TB/s"라는 문장이 이 계산과 정확히 일치합니다.

HBM3와 비교하면 차이가 분명해집니다. HBM3는 인터페이스 폭이 1,024비트였습니다.

항목	HBM3	HBM4	변화
인터페이스 폭	1,024비트	2,048비트	2배
독립 채널 수	16개	32개	2배
채널당 pseudo-channel	—	2개	—
스택당 대역폭	819.2 GB/s	2,048 GB/s	2.5배

HBM3의 819.2 GB/s는 1,024비트에 6.4 Gb/s를 적용해 계산한 값입니다. 인터페이스 폭이 2배가 되고 전송 속도도 함께 올라 대역폭은 2.5배가 됐습니다.

 

 

인터페이스 폭이 두 배가 되고 전송 속도도 올라 스택당 대역폭은 819.2 GB/s에서 2,048 GB/s로 2.5배가 됐다.

여기서 주목할 부분은 채널 수가 16개에서 32개로 두 배가 됐다는 점입니다. JEDEC은 이를 통해 설계자가 메모리에 접근하는 방식을 더 유연하게 나눌 수 있다고 설명했습니다. 넓은 도로 하나보다 여러 갈래 길이 있는 편이 여러 작업을 동시에 처리하기 좋습니다.

용량은 다이 밀도와 층수의 곱이다

대역폭만큼 중요한 것이 한 스택에 얼마나 많은 데이터를 담을 수 있는가입니다. HBM4는 다이 밀도와 쌓는 층수를 조합해 용량을 구성합니다.

구성	다이 밀도	층수	스택당 용량
최소 구성	24 Gb	4-high	12 GB
중간 구성	24 Gb	12-high	36 GB
고밀도 구성	32 Gb	12-high	48 GB
최대 구성	32 Gb	16-high	64 GB

JEDEC은 HBM4가 4-high, 8-high, 12-high, 16-high 스택 구성을 지원하며 다이 밀도는 24 Gb 또는 32 Gb라고 밝혔습니다. 최대 조합인 32 Gb 다이 16층을 쌓으면 스택당 64 GB가 됩니다. 512 Gb를 8로 나눈 값입니다.

층을 높이 쌓을수록 용량은 커지지만 발열 처리와 수율이 어려워집니다. 제조사가 몇 층 제품을 실제로 양산하는지가 기술력의 지표가 되는 이유입니다.

표준에 담긴 나머지 항목들

JEDEC 발표문에는 대역폭과 용량 외에도 실무에서 중요한 내용이 함께 들어 있습니다.

항목	내용	왜 중요한가
전압 옵션	VDDQ 0.7V·0.75V·0.8V·0.9V, VDDC 1.0V·1.05V	낮은 전압은 전력 소비와 발열을 줄임
하위 호환성	기존 HBM3 컨트롤러와 호환	컨트롤러 하나로 HBM3·HBM4 모두 대응 가능
DRFM	Directed Refresh Management	row-hammer 완화와 신뢰성 개선

전압 옵션이 여러 개인 이유는 벤더가 제품 특성에 맞게 고를 수 있도록 하기 위해서입니다. 데이터센터에서 메모리 전력은 곧 운영비이고 냉각 부담이므로, 같은 대역폭이라면 낮은 전압에서 동작하는 제품이 유리합니다.

하위 호환성은 도입 속도에 영향을 줍니다. 컨트롤러를 새로 설계하지 않고도 전환할 수 있다면 고객사가 채택을 결정하기 쉬워집니다.

투자자가 표준에서 읽을 것과 읽을 수 없는 것

표준 문서는 "무엇이 가능한가"를 정의할 뿐 "누가 잘 만드는가"를 말해 주지는 않습니다. 이 구분이 중요합니다.

표준에서 확인되는 것

• 규격의 상한선 (2 TB/s, 64 GB)
• 지원되는 구성 옵션 (층수, 다이 밀도, 전압)
• 이전 세대와의 호환 방식

표준에서 확인되지 않는 것

• 각 제조사의 실제 양산 수율
• 몇 층 제품을 안정적으로 공급할 수 있는지
• 고객사 인증 통과 여부와 공급 계약 규모
• 판매 가격과 마진

따라서 종목을 볼 때는 표준 스펙이 아니라 기업이 공시하는 숫자를 봐야 합니다. 예를 들어 마이크론은 2026 회계연도 3분기 실적에서 1-beta DRAM 기술로 만든 HBM4를 주요 고객 플랫폼向으로 대량 출하 중이며 여러 최종 고객사에 인증용 샘플을 보냈다고 밝혔습니다. 같은 분기 Core Data Center 사업부 매출은 115억 2,400만 달러로 전년 동기 15억 3,000만 달러의 7.53배였습니다.

이렇게 표준이 정한 방향과 기업이 공시한 실적을 함께 놓고 봐야 기술 뉴스가 투자 판단으로 연결됩니다.

다음 세대에서 확인할 항목

1. 각 제조사가 실제 양산하는 스택 층수 (12-high인지 16-high인지)
2. 고객사 인증 통과와 공급 계약 발표
3. HBM 매출이 전체 매출에서 차지하는 비중과 그 추세
4. HBM 부문의 마진이 회사 평균보다 높은지
5. 차세대 표준 논의 진행 상황과 양산 시점

정리

HBM4의 2 TB/s는 인터페이스 2,048비트에 전송 속도 8 Gb/s를 곱해 8로 나눈 값입니다. HBM3 대비 인터페이스 폭과 채널 수가 각각 2배가 되면서 대역폭은 2.5배로 늘었습니다. 용량은 32 Gb 다이를 16층 쌓아 스택당 최대 64 GB까지 구성할 수 있습니다.

다만 표준은 가능성의 상한을 정할 뿐입니다. 실제 투자 판단에는 어느 기업이 몇 층을 안정적으로 양산하고 어떤 고객에게 얼마나 공급하는지가 더 중요하며, 그 정보는 표준 문서가 아니라 기업 공시에서 확인해야 합니다.

이 글의 규격은 JEDEC이 2025년 4월 16일 발표한 자료 기준입니다. 표준은 개정될 수 있으며 제조사별 실제 제품 사양은 다를 수 있습니다.

공식 자료

• JEDEC: HBM4 표준(JESD270-4) 발표
• JEDEC: High Bandwidth Memory (HBM4) DRAM 문서 페이지
• Micron 2026 회계연도 3분기 실적 발표

투자 정보 안내

이 글은 투자 공부와 정보 제공을 목적으로 작성되었습니다. 특정 종목이나 금융상품의 매수·매도 추천이 아니며, 투자 판단과 책임은 투자자 본인에게 있습니다. 실제 투자 전에는 최신 공시, 재무제표, 공식 자료, 상품 설명서 등을 반드시 확인하시기 바랍니다.

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